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    • 专利摘要:
    本發明揭示一種積體電路結構，其包括位於一半導體基底的一前側表面的一p型金屬氧化物半導體(PMOS)裝置及一n型金屬氧化物半導體(NMOS)裝置。一第一介電層位於半導體基底的一背側上，且施加一第一應力型的第一應力至半導體基底。第一介電層位於半導體基底上，且與PMOS裝置及NMOS裝置的其中一第一者重疊而未與其中一第二者重疊。一第二介電層位於半導體基底的背側上，且施加一第二應力至半導體基底，其中第二應力為相反於第一應力型的一第二應力型。第二介電層與PMOS裝置及NMOS裝置的其中第二者重疊。本發明亦揭示一種積體電路結構之製造方法。
    公开号:TW201310578A
    申请号:TW101103229
    申请日:2012-02-01
    公开日:2013-03-01
    发明作者:Ming-Fa Chen；I-Ching Lin
    申请人:Taiwan Semiconductor Mfg；
    IPC主号:H01L21-00
    专利说明:
    積體電路結構及其製造方法
    本發明係有關於一種半導體技術，特別是有關於一種積體電路結構及其製造方法。
    自積體電路的發明創造以來，由於各個電子部件(即，電晶體、二極體、電阻、電容等等)的集積度(integration density)持續的改進，使半導體業持續不斷的快速成長發展。主要來說，集積度的改進來自於最小特徵尺寸(minimum feature size)不斷縮小而容許更多的部件整合至既有的晶片面積內。
    這些集積度的改進實質上是朝二維(two-dimensional,2D)方面的，因為積體部件所佔的體積實際上位於半導體晶圓的表面。儘管微影(lithography)技術的精進為2D積體電路製作帶來相當大的助益，二維空間所能擁有的密度還是有其物理限制。這些限制之一在於製作這些部件所需的最小尺寸。再者，當更多的裝置放入一晶片中，需具有更複雜的電路設計。
    另一限制來自於當裝置數量增加時，其間的內連線(interconnection)的數量及長度大幅增加。而當內連線的數量及長度增加時，電路的時間延遲(RC delay)以及電量耗損均會增加。
    在解決上述限制的方法之中，通常使用三維積體電路(three-dimensional integrated circuit,3DIC)及疊置晶片。而矽通孔電極(through-silicon via,TSV)通常用於3DIC及疊置晶片中，因此開始探究相關的製程步驟。
    在本發明一實施例中，一種積體電路結構，包括：一半導體基底；一p型金屬氧化物半導體裝置及一n型金屬氧化物半導體裝置，位於半導體基底的一前側表面；一第一介電層，位於半導體基底的一背側上，其中第一介電層施加一第一應力型的第一應力至半導體基底，且其中第一介電層位於半導體基底上且與p型金屬氧化物半導體裝置及n型金屬氧化物半導體裝置的其中一第一者重疊，而未與p型金屬氧化物半導體裝置及n型金屬氧化物半導體裝置的其中一第二者重疊；以及一第二介電層，位於半導體基底的背側上，其中第二介電層施加一第二應力至半導體基底，其中第二應力為相反於第一應力型的一第二應力型，且其中第二介電層與p型金屬氧化物半導體裝置及n型金屬氧化物半導體裝置的其中第二者重疊。
    在本發明另一實施例中，一種積體電路結構包括：一半導體基底；一基底通孔電極，自半導體基底的一背側表面向下延伸至半導體基底的一前側表面；一金屬接墊，位於半導體基底的一背側上，且電性耦接至基底通孔電極；一第一介電層，位於半導體基底的背側表面上，其中第一介電層施加一第一應力型的第一應力至半導體基底；以及一第二介電層，位於第一介電層上並與其接觸，其中第二介電層施加一相反於第一應力型的第二應力型的第二應力至半導體基底，且其中第一及第二介電層的其中一者包括一部分位於金屬接墊的一邊緣部上方並與其重疊，且其中第一及第二介電層的其中一者內的一開口露出金屬接墊的一中心部。
    在本發明又一實施例中，一種積體電路結構之製造方法包括：在一晶圓的一半導體基底內一選定位置預先決定一目標應力；在半導體基底內形成一基底通孔電極；找出透過基底通孔電極施加至選定位置的一第一應力；選擇一材料及製程條件來形成一介電層，其施加一第二應力至半導體基底，其中在選定位置處，第一應力及第二應力的一結合應力相同於目標應力；以及以上述材料及製程條件在半導體基底的一背側上形成介電層。
    以下說明本發明實施例之製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
    以下提供一種連接至基底通孔電極(through-substrate via,TSV)(也稱作矽通孔電極)的背側內連結構及其製造方法。以下並以圖式說明一實施例之製造方法的中間步驟並說明各個不同的實施例，而不同的實施例及圖式中，相同的不間隙使用相同的標號。
    請參照第1圖，提供一晶片20，其包括一基底10。晶片20位於晶圓100內，其中晶圓100包括複數個相同於晶片20的晶片。基底10可為一半導體基底，例如一塊材結晶矽基底，然而其也可包括其他半導體材料，例如鍺、碳等等。基底10內也包括n型井區24及p型井區26。儘管第1圖中是繪示出一n型井區24及一p型井區26，然而所繪的n型井區24可表示晶片20(或晶圓100)內所有的n型井區，且所繪的p型井區26可表示晶片20(或晶圓100)內所有的p型井區。另外，也可不形成p型井區，且對應的n型金屬氧化物半導體(n-type metal-oxide-semiconductor,NMOS)裝置30係直接形成於基底10(其可為p型)上。
    積體電路裝置可形成於基底10的前表面10A處。積體電路裝置包括p型金屬氧化物半導體(p-type metal-oxide-semiconductor,PMOS)裝置28及NMOS裝置30。相似地，儘管第1圖中是繪示出一PMOS裝置28及一NMOS裝置30，然而所繪的PMOS裝置28可表示晶片20(或晶圓100)內所有的PMOS裝置，且所繪的NMOS裝置30可表示晶片20(或晶圓100)內所有的NMOS裝置。內連結構32(其包括形成於內的金屬線及介層窗(via)(未繪示))係形成於基底10上，且連接至積體電路裝置，例如PMOS裝置28及NMOS裝置30。金屬線及介層窗可由銅或銅合金所構成，且可使用鑲嵌製程來製做。內連結構32可包括內層介電(inter-layer dielectric,ILD)層及金屬層間介電(inter-metal dielectric,IMD)層。
    基底通孔電極(TSV)34係形成於基底10內，且自基底10的前側表面10A延伸至基底10內。隔離層36形成於基底通孔電極34的側壁及底部上，且電性絕緣基底通孔電極34與基底10。隔離層36可由介電材料所構成，例如氮化矽、氧化矽(例如，四乙基矽酸鹽(tetra-ethyl-ortho-silicate,TEOS)氧化物)等等。
    請參照第2圖，金屬凸塊40形成於晶片20的前側(第2圖中面向上的一側)且突出於晶片20的前側表面。晶圓100接著經由一黏著層48而接合於一載板46上。在第3圖中，進行背側研磨，以自基底10的背側去除基底10的多餘部分直至露出基底通孔電極34。可進一步進行蝕刻基底10的背側表面，使基底通孔電極34更突出於基底10的背側表面外側。形成一背側隔離層50，以覆蓋基底10的背側表面10B。在一實施例中，背側隔離層50的製做包括全面性形成於背側隔離層50，並進行一輕化學機械研磨(chemical mechanical polish,CMP)以去除位於基底通孔電極34正上方的背側隔離層50。因此，透過背側隔離層50內的一開口而露出基底通孔電極34。在另一實施例中，透過蝕刻來形成背側隔離層50內的開口而露出基底通孔電極34。背側隔離層50可由一複合層所構成，例如，其可包括一氧化矽層及位於氧化矽層上的一氮化矽層。
    請參照第4圖，種子(seed)層52(其也稱作凸塊下金屬(under-bump metallurgy,UBM)層)全面性形成於背側隔離層50及基底通孔電極34的背側上。可用於UBM層52的材料包括銅或銅合金。然而，也可使用其他材料，例如鈦。UBM層52也可由一複合層所構成，其包括一鈦層及位於鈦層上方的一銅層。在一實施例中，可利用濺鍍(sputtering)來製做UBM層52。
    第4圖也繪示出罩幕層54的製做。在一實施例中，罩幕層54由光阻所構成。另外，罩幕層54由乾膜所構成。接著圖案化罩幕層54，以在罩幕層54內形成一開口56，而使基底通孔電極34位於開口56正下方。
    請參照第5圖，在開口56內選擇性填入一金屬材料，以在開口56內形成重佈線(redistribution line,RDL)58。在一實施例中，填入材料包括銅或銅合金，然而也可使用其他的金屬，例如鎳、焊料、鋁、金、及其多層或其組合等等。填入方法包括電化學電鍍(electro-chemical plating,ECP)、無電電鍍(electroless plating)等等。接著去除罩幕層54。如此一來，可露出位於罩幕層54下方的UBM層52部分。
    請參照第6圖，可透過蝕刻去除露出的UBM層52部分。剩餘的重佈線(RDL)58可包括重佈線條(也稱作重佈走線)58A(其包括位於基底通孔電極34正下方並與其連接的一部分)以及非必要的重佈線接墊58B(其鄰接於重佈線條58A)。在第7圖及後續圖式中，由於UBM層52可由相似於重佈線58的材料所構成，因此成為重佈線58的一部分而不再繪示出。
    接下來，請參照第7圖，全面性形成一鈍化保護層60並將其圖案化，以形成開口64。鈍化保護層60可由氮化物或氧化物等等所構成。鈍化保護層60內的開口64露出一部分的重佈線接墊58B。開口64露出重佈線接墊58B的一中心部，而鈍化保護層60覆蓋重佈線接墊58B的一邊緣部。重佈線條58A仍是被鈍化保護層60所覆蓋。
    由於形成了基底通孔電極34，因而基底通孔電極34產生一應力並施加至基底10。相較於無基底通孔電極形成於基底10內，應力造成PMOS裝置28及NMOS裝置30的效能發生漂移。第11圖繪示出效能漂移的實驗結果，其中透過在一第一樣品矽晶圓內形成樣品PMOS裝置、NMOS裝置及基底通孔電極以及在一第二樣品矽晶圓內形成樣品PMOS裝置及NMOS裝置而無形成基底通孔電極來取得實驗結果。以第一樣品矽晶圓內PMOS裝置的飽和電流(Idsat)來比較第二樣品矽晶圓內PMOS裝置的飽和電流。Y軸表示第一樣品矽晶圓內PMOS裝置的飽和電流(Idsat)的漂移百分比，其中計算的漂移量係以第二樣品矽晶圓內PMOS裝置的飽和電流作為標準。X軸表示PMOS裝置至基底通孔電極的距離。請參照線段66，當鈍化保護層60為一均勻層，飽和電流Idsat的漂移在6%至24%的範圍(線段66)。再者，可以觀察到基底通孔電極對於漂移的作用並不一致，其中較靠近基底通孔電極的PMOS裝置所受到的影響多於離基底通孔電極較遠的PMOS裝置。不一致的作用造成裝置效能在預測上的困難度以及電路設計上的困難度。
    在一實施例中，所設計的鈍化保護層60具有一內在應力，並施加至基底10。PMOS裝置28及NMOS裝置30的效能會受到鈍化保護層60的應力影響，而透過調整鈍化保護層60所施加的應力可降低PMOS裝置28及NMOS裝置30的效能漂移。在一實施例中，鈍化保護層60可施加一應力，其補償基底通孔電極所施加的應力，這表示鈍化保護層60所施加的應力中和基底通孔電極所施加的應力。舉例來說，若基底通孔電極34施加一拉伸應力至基底10，則鈍化保護層60施加一壓縮應力至基底10。相反地，若基底通孔電極34施加一壓縮應力至基底10，則鈍化保護層60施加一拉伸應力至基底10。一設備，例如微拉曼光譜儀(Micro-Raman Spectrometer)，可用於測量基底通孔電極34施加至基底10的應力，而接著可形成鈍化保護層60，以產生大小實質相同但類型相反於基底通孔電極34施加至基底10的應力，使基底通孔電極34與鈍化保護層60所施加的總體應力為一中和應力(無應力)。在本實施例中，中和應力也稱作目標應力。在另一實施例中，基底通孔電極34所產生的應力是從不同於產品晶圓(例如，晶圓100)的樣品晶圓來進行測量。
    在另一實施例，取代補償基底通孔電極所造成的應力的方式，鈍化保護層60可施加一應力，其與基底通孔電極34所產生的應力具有相同的應力型。舉例來說，若基底通孔電極34施加至基底10的應力為一拉伸應力，則鈍化保護層60也產生一拉伸應力。相反地，若基底通孔電極34施加至基底10的應力為一壓縮應力，則鈍化保護層60也產生一壓縮應力。此有利於PMOS裝置28及NMOS裝置30的其中一者，使其具有較大的驅動電流，而PMOS裝置28及NMOS裝置30中的另一者則會變差。此實施例可使用於當PMOS裝置28及NMOS裝置30的其中一者在一些應用中需要加以改良時。
    一般來說，在上述實施例中，基底通孔電極34及鈍化保護層60結合施加的所需目標應力為預先決定的。測量基底通孔電極34所施加的應力(自產品晶圓或樣品晶圓)，預先決定的目標應力與基底通孔電極34所施加的應力之間差異是透過鈍化保護層60來補足。在上述實施例中，當預先決定的目標應力為中和應力(無應力)時，鈍化保護層60所施加的應力將完全補償基底通孔電極34所施加的應力。
    當使用微拉曼光譜儀或其他設備來測量基底通孔電極34所施加的應力時，可在靠近基底通孔電極34的一選定位置處(例如，與基底通孔電極34相距1微米(μm)至10微米，然而也可使用其他的距離)測量基底10內的應力。第7圖係繪示出一位置61，決定該處的所需目標應力並測量基底通孔電極34所施加的應力。
    請參照第11圖，線段68為從包括鈍化保護層60(其施加應力以補償基底通孔電極34所產生的應力)的樣品晶圓所得到的實驗結果。可觀察到的是效能漂移只在-1%至3%的範圍，而不是在6%至24%的範圍。除了效能漂移明顯降低之外，也可觀察到效能漂移更為一致，且對於距離(PMOS裝置與基底通孔電極之間)在2微米至8微米來說，效能漂移的差異僅僅約為4%。因此，鈍化保護層60可全面性地使應力更均勻地遍佈整個晶圓100。在以鈍化保護層60所施加的應力加強(而不是補償)基底通孔電極所施加的應力的另一實施例中，MOS裝置的效能漂移同樣更為一致。
    鈍化保護層60的應力調整可透過選擇鈍化保護層60所適用的材料及/或調整鈍化保護層60的沉積製程條件來進行。舉例來說，在本實施例中，鈍化保護層60由氮化矽所構成，而前驅物(precursor)可包括矽烷和氨，且製作方法可為電漿加強化學氣相沉積(plasma enhance chemical vapor deposition,PECVD)或其他適當的沉積方法。在一實施例中，調整為較大的紫外光(UV)固化劑量時，會造成鈍化保護層60所施加的應力更為拉伸，而施加氬轟擊會造成鈍化保護層60所施加的應力更為壓縮，且鈍化保護層60的應力可調整在所需的範圍。
    第8至10圖係繪示出本發明其他實施例之晶片20剖面示意圖。除了有特別說明之外，這些實施例中的標號相同於第1至7圖中相同部件的標號。本實施例中初始步驟實質上相同於第1至6圖所示。請參照第8圖，形成一鈍化保護層60，其為一複合層。鈍化保護層60包括次層60A及次層60B。在一實施例中，次層60A形成於PMOS裝置28(其可表示晶片20或晶圓100內的所有PMOS裝置)上方並與其垂直重疊，且可形成於n型井區24上方且與其垂直重疊。次層60A可不延伸至晶片20或晶圓100內的任何NMOS裝置30或p型井區26上方及與其垂直重疊。除了露出重佈線接墊58B之處以外，次層60B可延伸至晶片20或晶圓100內的所有PMOS裝置28及NMOS裝置30上方並與其垂直重疊，且位於n型井區24及p型井區26上方及與其垂直重疊。在一實施例中，次層60A施加一壓縮應力至基底10，且次層60B施加一拉伸應力至基底10。因此，透過鈍化保護層60可改善NMOS裝置30的效能，同時PMOS裝置28的效能因為形成次層60A而受到較少的影響。形成次層60A及60B包括全面性形成次層60A及圖案化次層60A，接著形成次層60B。形成次層60A及60B的製程條件可參照第7圖的實施例。
    在另一實施例中，如第9圖所示，次層60A形成於NMOS裝置30(其可表示晶片20或晶圓100內的所有NMOS裝置)上方並與其垂直重疊，且可形成於p型井區26上方且與其垂直重疊。次層60A可不延伸至晶片20或晶圓100內的任何PMOS裝置28及n型井區24上方及與其垂直重疊。除了露出重佈線接墊58B之處以外，次層60B可延伸至晶片20或晶圓100內的所有PMOS裝置28及NMOS裝置30上方並與其垂直重疊，且位於n型井區24及p型井區26上方及與其垂直重疊。在這些實施例中，次層60A施加一拉伸應力至基底10，且次層60B施加一壓縮應力至基底10。
    又在其他實施例中，如第10圖所示，次層60A可形成於NMOS裝置30(其可表示晶片20或晶圓100內的所有NMOS裝置)上方並與其垂直重疊，且可形成於p型井區26上方且與其垂直重疊。次層60A可不延伸至PMOS裝置28及n型井區24正上方及與其垂直重疊。次層60B可形成於PMOS裝置28(其可表示晶片20或晶圓100內的所有PMOS裝置)上方並與其垂直重疊，且可形成於n型井區24上方且與其垂直重疊。次層60B可不延伸至NMOS裝置30及p型井區26正上方及與其垂直重疊。在這些實施例中，可取決於所需的PMOS及NMOS裝置的效能來分別決定PMOS裝置及NMOS裝置的目標應力，接著計算次層60A及60B所要提供的應力，再根據使用的材料及製程條件來形成次層60A及60B，以提供所需的目標應力。
    在本實施例中，在半導體的背側上形成介電層，以補償基底通孔電極施加至裝置的應力，及/或改善PMOS裝置及NMOS裝置中其中一者的效能。介電層使基底通孔電極所造成的效能漂移更為一致。
    根據實施例，一種積體電路結構包括一p型金屬氧化物半導體裝置及一n型金屬氧化物半導體裝置位於一半導體基底的一前側表面。一第一介電層位於半導體基底的一背側上。第一介電層施加一第一應力型的第一應力至半導體基底，其中第一介電層位於半導體基底上且與p型金屬氧化物半導體裝置及n型金屬氧化物半導體裝置的其中一第一者垂直重疊，而未與p型金屬氧化物半導體裝置及n型金屬氧化物半導體裝置的其中一第二者垂直重疊。一第二介電層位於半導體基底的背側上。第二介電層施加一第二應力至半導體基底，其中第二應力為相反於第一應力型的一第二應力型。第二介電層與p型金屬氧化物半導體裝置及n型金屬氧化物半導體裝置的其中第二者垂直重疊。
    根據其他實施例中，一種積體電路結構包括一基底通孔電極自一半導體基底的一背側表面向下延伸至半導體基底的一前側表面。一金屬接墊位於半導體基底的一背側上，且電性耦接至基底通孔電極。一第一介電層位於半導體基底的背側表面上，其中第一介電層施加一第一應力型的第一應力至半導體基底。一第二介電層位於第一介電層上並與其接觸，其中第二介電層施加一相反於第一應力型的第二應力型的第二應力至半導體基底。第一及第二介電層的其中一者包括一部分位於金屬接墊的一邊緣部上方並與其垂直重疊，第一及第二介電層的其中一者內的一開口露出金屬接墊的一中心部。
    又根據其他實施例中，一種積體電路結構之製造方法包括在一晶圓的一半導體基底內一選定位置預先決定一目標應力，且在半導體基底內形成一基底通孔電極。找出透過基底通孔電極施加至選定位置的一第一應力。選擇一材料及製程條件來形成一介電層，其施加一第二應力至半導體基底，其中在選定位置處，第一應力及第二應力的一結合應力相同於目標應力。以上述材料及製程條件在半導體基底的一背側上形成介電層。
    雖然本發明實施例及其優點已詳細揭露如上，然而可以理解的是其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
    10．．．基底
    10A．．．前側表面
    10B．．．背側表面
    20．．．晶片
    24．．．n型井區
    26．．．p型井區
    28．．．PMOS裝置
    30．．．NMOS裝置
    32．．．內連結構
    34．．．基底通孔電極
    36．．．隔離層
    40．．．金屬凸塊
    46．．．載板
    48．．．黏著層
    50．．．背側隔離層
    52．．．種子層/凸塊下方金屬層
    54．．．罩幕層
    56、64．．．開口
    58．．．重佈線
    58A．．．重佈線條
    58B．．．重佈線接墊
    60．．．鈍化保護層
    60A、60B．．．次層
    61．．．位置
    66、68．．．線段
    100．．．晶圓
    第1至7圖係繪示出根據本發明不同實施例之背側內連結構製造方法之中間步驟剖面示意圖；
    第8至10圖係繪示出根據本發明其他實施例之具有背側內連結構之晶片剖面示意圖，其包括晶片的凸塊區及間隔層；以及
    第11圖係繪示出PMOS裝置的飽和電流漂移與PMOS裝置和TSV之間距離的函數關係曲線圖。
    10．．．基底
    20．．．晶片
    24．．．n型井區
    26．．．p型井區
    28．．．PMOS裝置
    30．．．NMOS裝置
    34．．．基底通孔電極
    36．．．隔離層
    40．．．金屬凸塊
    46．．．載板
    48．．．黏著層
    50．．．背側隔離層
    61．．．位置
    64．．．開口
    58．．．重佈線
    58A．．．重佈線條
    58B．．．重佈線接墊
    60．．．鈍化保護層
    100．．．晶圓
    权利要求:
    Claims (10)
    [1] 一種積體電路結構，包括：一半導體基底；一p型金屬氧化物半導體裝置及一n型金屬氧化物半導體裝置，位於該半導體基底的一前側表面；一第一介電層，位於該半導體基底的一背側上，其中該第一介電層施加一第一應力型的第一應力至該半導體基底，且其中該第一介電層位於該半導體基底上且與該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中一第一者重疊，而未與該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中一第二者重疊；以及一第二介電層，位於該半導體基底的該背側上，其中該第二介電層施加一第二應力至該半導體基底，其中該第二應力為相反於該第一應力型的一第二應力型，且其中該第二介電層與該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中該第二者重疊。
    [2] 如申請專利範圍第1項所述之積體電路結構，其中該第二介電層包括一部分延伸於該第一介電層上並與其接觸。
    [3] 如申請專利範圍第1項所述之積體電路結構，其中當該第一應力型為拉伸型，該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中該第一者為該n型金屬氧化物半導體裝置，當該第一應力型為壓縮型，該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中該第一者為該p型金屬氧化物半導體裝置。
    [4] 如申請專利範圍第1項所述之積體電路結構，更包括：一基底通孔電極，位於該半導體基底內；以及一金屬接墊，位於該半導體基底的該背側上方，其中該金屬接墊電性耦接至該基底通孔電極，其中該第一及該第二介電層的其中一者包括一部分位於該金屬接墊的一邊緣部上方並與其重疊，且其中該第一及該第二介電層的其中一者內的一開口露出該金屬接墊的一中心部。
    [5] 一種積體電路結構，包括：一半導體基底；一基底通孔電極，自該半導體基底的一背側表面向下延伸至該半導體基底的一前側表面；一金屬接墊，位於該半導體基底的一背側上，且電性耦接至該基底通孔電極；一第一介電層，位於該半導體基底的該背側表面上，其中該第一介電層施加一第一應力型的第一應力至該半導體基底；以及一第二介電層，位於該第一介電層上並與其接觸，其中該第二介電層施加一相反於該第一應力型的第二應力型的第二應力至該半導體基底，且其中該第一及該第二介電層的其中一者包括一部分位於該金屬接墊的一邊緣部上方並與其重疊，且其中該第一及該第二介電層的其中一者內的一開口露出該金屬接墊的一中心部。
    [6] 如申請專利範圍第5項所述之積體電路結構，更包括一p型金屬氧化物半導體裝置及一n型金屬氧化物半導體裝置，位於該半導體基底的一前側表面，其中該第一介電層與該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中一第一者重疊，而未與該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中一第二者重疊，且其中該第二介電層與該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中該第二者重疊或與兩者重疊。
    [7] 如申請專利範圍第5項所述之積體電路結構，其中當該第一應力型為拉伸型，該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中該第一者為該n型金屬氧化物半導體裝置，當該第一應力型為壓縮型，該p型金屬氧化物半導體裝置及該n型金屬氧化物半導體裝置的其中該第一者為該p型金屬氧化物半導體裝置。
    [8] 一種積體電路結構之製造方法，包括：在一晶圓的一半導體基底內一選定位置預先決定一目標應力；在該半導體基底內形成一基底通孔電極；找出透過該基底通孔電極施加至該選定位置的一第一應力；選擇一材料及製程條件來形成一介電層，其施加一第二應力至該半導體基底，其中在該選定位置處，該第一應力及該第二應力的一結合應力相同於該目標應力；以及以該材料及製程條件在該半導體基底的一背側上形成該介電層。
    [9] 如申請專利範圍第8項所述之積體電路結構之製造方法，其中該目標應力為一中性應力。
    [10] 如申請專利範圍第8項所述之積體電路結構之製造方法，其中該形成該介電層的步驟包括：在該半導體基底的該背側上形成一第一次層；在該晶圓內所有p型金屬氧化物半導體裝置或所有n型金屬氧化物半導體裝置的正上方去除該第一次層；以及在該第一次層的剩餘部份上方形成一第二次層，其中該第一及該第二次層施加具有相反應力型的應力至該半導體基底。
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